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This paper describes a CMOS image sensor (CIS) with dual correlated double sampling (CDS) and column-parallel analog-to-digital converter (ADC) and its measurement method using a fieldprogrammable gate array (FPGA) integrated module. The CIS is composed of a 320 x 240 pixel array with 3.2 μm x 3.2 μm pixels and column-parallel 10-bit single-slope ADCs. It is fabricated in a 0.11-μm CIS process, and consumes 49.2 mW from 1.5 V and 3.3 V power supplies while operating at 6.25 MHz. The measured dynamic range is 53.72 dB, and the total and column fixed pattern noise in a dark condition are 0.10% and 0.029%. The maximum integral nonlinearity and the differential nonlinearity of the ADC are +1.15 / -1.74 LSB and +0.63 / -0.56 LSB, respectively.
#CMOS image sensor #CIS #dual CDS #single-slope ADC #fixed pattern noise

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. DUAL-CDS CIS SYSTEM
Ⅲ. CIS EVALUATION METHOD AND MEASUREMENT RESULTS
Ⅳ. CONCLUSIONS
REFERENCES

참고문헌 (13)

참고문헌 신청
D. Lee, K. Cho, D, Kim, and G. Han, “Low-Noise In-Pixel Comparing Active Pixel Sensor Using Column-Level Single-Slope ADC,” IEEE Trans. Electron Devices, vol. 55, no. 12, Dec. 2008. D. Kim and M. Song, “An Enhanced Dynamic- Range CMOS Image Sensor Using a Digital Logarithmic Single-Slope ADC,” IEEE Trans. Circuits Syst. II, vol. 59, no. 10, Oct. 2012. J. Cheon and G. Han, “Noise analysis and simulation method for a single-slope ADC with CDS in a CMOS image sensor,” IEEE Trans. Circuits Syst. I, vol. 55, no. 10, Nov. 2008. D. Lee and G. Han, “High-speed, low-power correlated double sampling counter for columnparallel CMOS imagers,” Electronics Letters, Vol. 43, No. 24, Nov. 2007. Y. Nitta, et al., “High-Speed Digital Double Sampling with Analog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor,” IEEE International Solid-State Circuits Conference, 2006.

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Jong-Ryul Kim ,  Bu-Yong Um ,  Jae-Hoon Lee 외 2명 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications 2015.06

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