다중위상 지연고정루프 기반의 위상 선택기와 분수 분주형 위상고정루프를 이용하는 121.15 MHz 주파수 합성기

이승용; 이필호; 장영찬

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이승용 (금오공과대학교)
이필호 (금오공과대학교)
장영찬 (금오공과대학교)

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이 논문의 연구 히스토리 (2)

2013

다중위상 지연고정루프 기반의 위상 선택기와 분수 분주형 위상고정루프를 이용하는 121.15 MHz 주파수 합성기

이승용 , 이필호 , 장영찬 한국정보통신학회논문지 2013.10 학술저널

위상 고정 루프를 이용한 주파수 합성기

이승용 전자공 2013 학위논문

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본 논문에서는 on-chip oscilloscope의 sub-sampler를 위한 클록을 생성하기 위한 두 가지 방식의 주파수 합성기를 제안한다. 제안하는 두 가지의 주파수 합성기는 지연고정루프 기반의 위상 선택기를 이용한 구조와 분수 분주형 위상고정루프를 이용하는 구조를 가지며 시뮬레이션 결과를 비교함으로써 각 구조의 특성이 분석된다. 제안된 두 회로 모두 1V 공급전압을 이용하는 65-nm CMOS 공정에서 설계되었으며, 125 MHz의 주파수를 가지는 입력 클록에 대해 121.15 MHz의 주파수를 가지는 출력 클록을 생성한다. 지연고정루프 기반의 위상 선택기를 이용한 주파수 합성기는 0.167 ㎟ 의 면적을 가지며 출력 클록은 2.88 ps의 지터 특성을 나타나며, 4.75 mW의 전력을 소모한다. 분수 분주형 위상고정루프를 이용한 주파수 합성기는 0.662 ㎟ 의 면적을 가지며 7.2 ps의 지터 특성을 나타내며, 1.16 mW의 전력을 소모한다.

Two frequency synthesizers are proposed to generate a clock for a sub-sampler of an on-chip oscilloscope in this paper. These proposed frequency synthesizers are designed by using a multi-phase delayed-locked loop (DLL)-based phase selector and a fractional-N phase-locked loop (PLL), and they are analyzed by comparing simulation results of each frequency synthesizer. Two proposed frequency synthesizers are designed using a 65-nm CMOS process with a 1V supply and output the clock with the frequency of 121.15 MHz when the frequency of an input clock is 125 MHz. The designed frequency synthesizer using a multi-phase DLL-based phase selector has the area of 0.167 ㎟ and the peak-to-peak jitter performance of 2.88 ps when it consumes the power of 4.75 mW. The designed frequency synthesizer using a fractional-N PLL has the area of 0.662 ㎟ and the peak-to-peak jitter performance of 7.2 ps when it consumes the power of 1.16 mW.

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