HEVC를 위한 저면적 고성능 다중 모드 1D 변환 블록 설계

김기현; 류광기

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김기현 (한밭대학교)
류광기 (한밭대학교)

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본 논문에서는 연산 시간이 긴 곱셈기 패스를 낮은 주파수에서 동작하는 저면적의 HEVC(High Efficiency Video Coding)용 다중 모드 일차원 변환 블록을 구현하는 효율적인 방법을 제시하였다. 제시한 방법은 전체 면적을 줄이기 위하여 일반적인 변수와 변수를 입력으로 받는 곱셈기 대신 행렬의 계수 특성을 이용한 상수와 변수를 입력으로 받는 상수 곱셈기를 사용하였다. 상수 곱셈기 사용으로 인하여 전체적인 처리량을 증가시켰으며 늘어난 처리량으로 인해 남는 동작 사이클을 이용하여 연산시간이 많이 걸리는 곱셈기 부분에 멀티 사이클 패스를 구성하여 곱셈기의 동작 주파수를 낮게 하면서 전체 연산량은 유지시켰다. TSMC 0.18um CMOS 공정 라이브러리를 이용하여 실제 하드웨어를 구현한 결과 4k(3840x2160) 영상을 기준으로 최소 동작 주파수는 186MHz이고 최대 동작 주파수는 300MHz이다.

This paper suggest an effective idea to implement an low area multi-mode one dimension transform block of HEVC(High Efficiency Video Coding). The time consuming multiplier path is designed to operate on low frequency. Normal multipliers dealing with variable operands are replaced with smaller constant multipliers which do the product with constant coefficient and variable only using shifters and adders. This scheme increases total multiplier counts but entire areas are reduced owing to smaller area of constant multiplier. Idle cycles caused by doubled multipliers enable to use multi-cycle paths on the cycle eating multiplier data path. Operating frequency is lowered by multi-cycle path but total throughput is maintained. This structure is implemented with TSMC 0.18 CMOS process library, and operated on 186MHz frequency to process a 4k(3840x2160) image. Max operating frequency is 300MHz.

#변환기 #HEVC #멀티-사이클 패스 #다중 모드 #Transform #HEVC #Multi-cycle path #Multi-mode

참고문헌 (7)

참고문헌 신청

1. [기타자료] - B. Bross / 2012 / High Efficiency Video Coding (HEVC) text specification draft 9 / JCTVC-K1003

2. [학술대회논문] - A. Ahmed / 2011 / VLSI implementation of 16-point DCT for H. 265/HEVC using walsh hadamard transform and lifting scheme / IEEE Multitopic Conference : 144 ~ 148

3. [학술지(정기간행물)] - 한금희 / 2013 / 고성능 HEVC 복호기를 위한 효율적인 32x32 역변환기 설계 / 한국정보통신학회논문지 17 (4) : 953 ~ 958

4. [인터넷자원] - High Efficiency Video Coding / / Test Model, HM 10.0

5. [학술대회논문] - T. Y. Sung / 2006 / High-Efficiency and Low Power Architectures for 2-D DCT and IDCT Based on CORDIC Rotation / Proceedings of International Conference on Parallel and Distributed Computing, Applications, and Technologies : 191 ~ 196

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